ケイデンスとメンターによるOVMの一般配布が開始されました。
ケイデンスとメンターによるSystemVerilogベースの検証メソドロジ「OVM」、オープンソースとして一般配布を開始
次のサイトからダウンロードできます。
OVM World
AVMと違って、OVMはSystemVerilogのみのようです。
検証メソトロジー関係は興味があるので本やドキュメントなどは少し目を通していますが、まだ実際に現場で使ったことがないので、このようなものをどうやって使えばより検証の効率が上がるのかということはまだ具体的にイメージできていません。
メンターは『AVM Cookbook』のようなものを出してくれないのかな。
クラスのリファレンスやExampleコードなどはありましたが、それだけではまだ自分にとっては厳しいところです。
日本でもすでにVMMやAVMなどを使われているところはいくつかあるんですかね？
ちなみに↓こちらの記事によると
XSTでSystemVerilogサポート（たーぼ のハードウェア設計記録）
FPGAの設計環境も今年からSystemVerilogがサポートされるようになりそうです。
今年から本格的にSystemVerilogを採用するところが増えてきそうですね。
自分も勉強しなきゃ。
2 件のコメント:
OVMもmenter社のシミュレータだとQuestaが必要なんですよね？
以前にHDLラボにSystemVerilogアサーションセミナに行ってきたのですが、やはりQuestaでないとアサーションできないみたいでした。ModelSimしかないのでがっかり。
なかなかアサーション入れている暇もないのですが。。。
marseeさん
>OVMもmenter社のシミュレータだとQuestaが必要なんですよね？
恐らくそうだと思います。
まだOVMの中身を詳しく見たわけではありませんが、AVMではSystemVerilogアサーションやカバレッジ、ランダムデータ生成の記述を使用することが前提となっていたと思います。
アサーションは設計時に挿入するクセを付けないといけないんでしょうね。
RTLを書き終わった後にアサーションを書こうとするとやはり手間を感じますよね。
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